台积电最高机密CoPoS曝光
摩尔定律逼近尽头，封装接管霸权。 当英特尔、三星以倾国之力抄近路突围，台积电回防祭出次世代面板级封装CoPoS：“以方代圆、产能翻倍”。
这张王牌，不仅是护国神山续写独霸神话的战略制高点，更是拉动整体产业升级的关键。
没想到，4月16日台积电法说会，董事长魏哲家在多位分析师连番追问下，罕见地首度讲到“CoPoS”这项继CoWoS之后的先进封装方案，直言“我们拥有非常大、非常精密的 CoWoS，也正在研发CoPoS。”
分析师之所以连连追问，在于对手在先进封装领域已经急起直追，大家担心，对手透过与客户结盟，节节进逼的态势，到底会不会威胁台积电？
综合多方消息，台积电正在如火如荼安排，CoPoS试产线将设于旗下子公司采钰龙潭厂，设备预计今年6月陆续进机，明年持续技术开发，正式产线将放在兴建中的嘉义厂，美国亚利桑那厂则可望同步或接续，推估下来，CoPoS约在2028年底量产。
究竟什么是CoPoS？
这项晶圆代工大厂台积电的先进封装技术，是继CoWoS之后的次世代平台，两者皆属于先进封装，任务是将负责大脑运算的逻辑芯片，与负责资料存取的高带宽记忆体（HBM）精密地“打包”在一起，让两者近距离沟通，发挥AI芯片的极致效能。
CoPoS的全称为“Chip-on-Panel-on-Substrate”，属扇出型面板级封装（Fan-Out Panel-Level Packaging，FOPLP）的一种，是将封装的中间层，从传统的圆形晶圆片，改为方形的玻璃或有机面板。
封装技术“从W到P”、“以方代圆”，不仅突破形状限制，更因中间层的利用面积，可从圆形的65%，跳升至方形的95%，大幅减少圆形晶圆边角无法使用的浪费空间; 加上材料改变，不再受限12寸晶圆尺寸，空间放大，可产出的芯片变多。
以英伟达此刻主力的B200芯片为例，芯片组内包括两颗四纳米逻辑裸晶（die），周围放上8颗高带宽记忆体，整包封装尺寸达到8公分见方，非常大，再扣除风险区域、预留的切割线之后，直径30公分的12寸晶圆上，只能封装4组，但改在边长30公分的方形中间层上封装，则可摆上9至16组。
因此，若原本晶圆级封装仅封装四组，保守估算的面板级封装，就可增加至9组，逾一倍的增幅，如同“隐形增建”一倍的封测产能！ 大幅减少的材料浪费，更是有助推进ESG，效益非常迷人。
台积电追进CoPos，不只是为了降本增效的红利，更是因为后头有着不得不迎战的追兵，这股高度警戒的氛围，从供应商拿到的封口令可见一斑。
过去4年，CoWoS让台积电在AI领域一枝独秀的同时，也仿佛告诉对手，先进封装是一条可弯道超车的绝佳路径，足以让三星、英特尔“醒”过来，看到机会。
拆解新的竞争格局，三星以“记忆体+先进封装”的策略抢单，英特尔回防策略则是“市场+先进封装”，台积电力保“先进制程+先进封装”的战略，市场首次出现决战先进封装的气氛。
